CMOS 소자 제작 ③ - Annealing 공정 변화를 통한 소자 특성 개선

지난번에 말씀드린 것처럼 어떻게 annealing 공정을 바꿨고 어떤 특성 변화를 기대했는지에 대해 설명해 볼게요! 실제로 새로운 소자를 만드는 것이 시간적 제한이 있어서 하지 못하고 예측한 것이기 때문에 정말 그럴 수도 아닐 수도 있습니다. 

 

1. 문제상황                                                                                                                                                                            우선 문제상황은 20nm의 경우 annealing 후가 오히려 leakage current는 커지고 K value는 작아졌다는 점이었습니다. 전 게시글을 보시면 알겠지만, annealing을 통해 내부 defect이나 dangling bond 부분에 H가스를 결합시켜 이러한 전기적 특성의 저하를 막으려고 한 것이었는데 오히려 더 악화되게 된 것입니다. 10nm의 경우는 잘 나왔는데 왜 20nm만 이럴까에 대한 고찰을 통해 문제를 해결하고자 했습니다. 
   
2. 문제이유분석                                                                                                                                                                   이를 분석해본 결과 다음과 같은 이유가 발생하였을 거라고 예측했습니다. 우선 두꺼워서 동일 annealing을 진행했을 때 passivation 하기 위한 gas가 내부까지 영향을 못 끼쳤을 수 있습니다. 또한 두꺼울수록 열팽창으로 인한 물리적 스트레스가 생겨 추가 계면 결함이 생겨 capacitance가 작아져 K value가 작아졌을 수 있습니다. 
    
3. 개선방향
    이를 해결하기 위해 저희는 기존의 400도에서 30분간 진행했던 annealing 공정을 300도에서 15분 350도에서 15분 400도에 15분으로 점진적인 annealing을 진행하며 열팽창으로 인한 계면 안정성 확보와 내부 까지 효과적으로 gas가 영향을 미칠 수 있게 하려고 했습니다. 왜 그런지도 알아야겠죠? 우선 열팽창으로 인한 계면 안정성 확보는 대부분 직관적으로 이해하실 거 같으니 넘어가고, 왜 내부까지 효과적으로 gas가 영향을 미칠 수 있는지에 대해 설명해 보겠습니다. H2 gas를 통해서 passivation 하는 공정은 결국 내부 defect나 void에 gas가 들어가야 결합을 할 수 있습니다. dangling bond의 경우 표면에 있기 때문에 쉽게 제어가 가능하지만 내부가 어려운 이유가 이 때문이죠. 또 높은 온도에서 한 번에 진행하면 표면에 결함을 없애는데 모든 gas가 반응을 해 내부로 충분히 확산되기 어렵습니다. 이를 단계를 나누어 annealing 하며 온도를 조절해 주면 내부까지 골고루 passivation 될 수 있는 겁니다.   
   
   

Annealing 특징
 이번에 annealing 공정 단계를 바꾸면서 든 의문점들에 대한 이야기를 한번 해보려고 합니다. 

▶Defect의 갯수와 leakage current
처음 의문이 들었던 점은 defect이 많아지면 왜 leakage current가 커지냐는 점이었습니다. 처음엔 트랩이 많으면 그만큼 전자들이 재결합을 하면서 오히려 leakage current는 줄어야 하는 것이 아닌가?라고 생각했습니다. 하지만 leakage current가 발생하는 이유가 정말 다양하더라고요. 우선 가장 큰 건 tunneling에 의한 leakage current였습니다. 사실 한번 더 생각해 보면 당연한 문제일지도 모르겠어요 애초에 high-K 물질이 나온 이유가 이를 막기 위한 거였으니까요. 아무튼! 결함이 많아지면 tunneling 경로가 많아지고, 또 결함 밀도가 높아지면 barrier height가 낮아져서 tunneling이 쉬워져 leakage current가 증가하는 원리였습니다. 따라서 defect의 개수가 많으면 leakage current가 커지는 경향성이 있는 것은 맞습니다. 하지만 이가 linear 하게 증가하는 건 아니었어요, 수보다는 위치가 또 중요하다고 하더라고요.

▶ Defect의 위치 
그렇다면 왜 표면의 defect만 없애는 거보다 왜 내부에 까지 골고루 passivation을 하는 것이 중요한가를 생각하다 보면 이게 표면과 내부의 결함이 소자에 어떤 영향을 끼치는지를 알아야 합니다. 표면결함의 경우 전류 흐름보다는 계면안정성에 더 큰 영향을 미치고,  내부 결함이 TAT나 tunneling으로 leakage current에 직접적인 영향을 미친다고 합니다.                                                                                                 

 

오늘 포스팅은 여기까지입니다. CMOS 공정에 대한 소자 특성 이해에 조금이나마 도움이 되었다면 좋겠네요.
감사합니다~~